Technologia CMOS APSC

Technologia CMOS
APSC
Maski procesu CMOS n-well
Maska NTUB
FOX
N-well
P-substrate
Maska TOX
FOX
N-well
P-substrate
Maski procesu CMOS n-well c. d. 1
Maska POLY1
FOX
N-well
P-substrate
Maska NPLUS (pozytyw)
FOX
N-well
P-substrate
Maski procesu CMOS n-well c. d. 2
Maska NPLUS (negatyw)
FOX
N-well
P-substrate
N-well
P-substrate
Technologia AMS 0,35µm CMOS proces C35
P-substrate; n-well; 21 masek; 4 metale; 2 poly; 3,3V
1000nm
900nm
1000nm
1000nm
1000nm
645nm
290nm - field
7,6nm - gate
Parametry podłoża
APSC
RSWAF
Rezystywność podłoża
19Ωcm
WAF
Grubość płatka krzemu
710 - 740µm
XJNW
Głębokość złącza studni typu n
2µm
XJP
Głębokość złącza typu p+
200nm
XJN
Głębokość złącza typu n+
200nm
Parametry warstw
APSC
FOX
Field Oxide – tlenek polowy
290nm
GOX
Gate Oxide – tlenek bramkowy
7,6nm
POLY1
Polikrystaliczny krzem w obszarze bramki tranzystora
282nm
ILDFOX
Tlenek między POLY1 i MET1 w obszarze polowym
645nm
ILDDIFF
Tlenek między POLY1 i MET1 w obszarze aktywnym
1290nm
MET1
Metal pierwszy
665nm
IMD1
Tlenek między MET1 i MET2
1000nm
MET2
Metal drugi
640nm
IMD2
Tlenek między MET2 i MET3
1000nm
MET3(T)
Metal trzeci (top)
640 (925)nm
IMD3
Tlenek między MET3 i MET4
1000nm
MET4
Metal czwarty - top
925nm
PROT1
Szkliwo zabezpieczające
900nm
PROT2
Szkliwo zabezpieczające
1000nm
Parametry warstw c. d.
APSC
POX
Tlenek między polikrzemami tworzącymi kondensator
41nm
POLY2
Polikrzem górnej okładki kondensatora
200nm
P2FOX
Tlenek między POLY2 i studnią
335nm
MP2FOXP1
Tlenek między POLY2 i metalm pierwszym
700nm
MIM
Tlenek między metalami tworzącymi kondensator
29nm
METC
Metal górnej okładki kondensatora
150nm
MOX
Tlenek bramkowy dla tranzytorów 5V
15nm
METT
Metal gruby (wymaga znacznie cieńszych pasywacji)
2500nm
Warstwy technologiczne
CONT
Warstwa kontaktu MET1 do DIFF1, POLY1, POLY2
DIFF
dyfuzja
FIMP
Implantacja
HRES
Warstwa wysokorezystancyjna
MET1
Metal pierwszy
MET2
Metal drugi
MET3
Metal trzeci
MET4
Metal czwarty
METCAP
Metal – okładka kondensatora
MIDOX
Tlenek bramkowy dla tranzystorów VGS>3,3V
APSC
Warstwy technologiczne c. d.
NLDD
Implantacja n-LDD
NLDD50
Implantacja n-LDD dla 5V
NPLUS
Implantacja n+
NTUB
Studnia n
PAD
Pad – kontakt do połączeń zewnętrznych
POLY1
Krzem polikrystaliczny pierwszy
POLY2
Krzem polikrystaliczny drugi
PPLUS
Implantacja p+
VIA1
Połączenie metalu drugiego z pierwszym
VIA2
Połączenie metalu trzeciego z drugim
VIA3
Połączenie metalu czwartego z trzecim
APSC
Warstwy definiowane
APSC
Są to warstwy, których nie stosuje się w procesie
technologicznym, ale są potrzebne w trakcie procesu
projektowania i wykorzystywane gównie przy sprawdzaniu
reguł projektowych.
CAPDEF
Kondensator
HOTTUB
Studnia nie podłączona do najwyższego zasilania
DIODE
Znacznik diod ochronnych w czasie ekstrakcji elementów
RESDEF
Znacznik rezystora
Warstwy stosowane przez narzędzie projektowe są na ogół
jeszcze inne niż te, które zdefiniowano w dokumentach
technologicznych.
Parametry elementów
NMOS
Napięcie progowe 10/10
0,46 V
Napięcie progowe 10/0,35
0,50 V
transkonduktancja
170 µA/V2
Wpływ podłoża
0,58 V1/2
PMOS
Napięcie progowe 10/10
-0,68 V
Napięcie progowe 10/0,35
-0,65 V
transkonduktancja
58 µA/V2
Wpływ podłoża
-0,40 V1/2
Rezystancje
NWELL
1 kΩ/
POLY1
8 Ω/
MET1, MET2
80 mΩ/
VIA
1,2 Ω/via
APSC
Co to są reguły projektowe?
APSC
Jest to receptura przygotowania projektów masek fotograficznych
potrzebnych w procesie technologicznym.
Reguły te zapewniają konieczne powiązanie między projektantem
obwodu a projektantem procesu technologicznego.
Głównym celem określania reguł projektowych jest uzyskanie
optymalnego uzysku przy możliwie małych wymiarach układu.
Reguły projektowe dla DIFF
APSC
OD.W.1
Min szerokość DIFF dla N(P)MOS
0,4
OD.W.2
Min szerokość DIFF dla połączeń
0,3
OD.S.1
Min odstęp DIFF
0,6
OD.C.1
Min odstęp wewnątrz NTUB do
NDIFF
0,2
OD.C.2
Min odstęp NDIFF do COLD_NTUB
1,2
OD.C.3
Min odstęp NDIFF do HOT_NTUB
2,6
OD.C.4
Min odstęp wewnątrz NTUB do
PDIFF
1,2
OD.C.5
Min odstęp PDIF na zewnątrz NTUB
0,2
OD.C.6a
Min odstęp PDIFF do NGATE
0,45
OD.C.6b
Min odstęp NDIFF do PGATE
0,45
OD.S.2a
Min odstęp NDIFF do kontaktu
PDIFF
0
OD.S.2b
Min odstęp NDIFF innego PDIFF
0,6
Reguły projektowe dla POLY1
APSC
PO.W.1a
Min długość PMOS
0,35
PO.W.1b
Min długość PMOSM
0,5
PO.W.2a
Min długość NMOS
0,35
PO.W.2b
Min długość NMOSM
0,5
PO.W.3
Min szerokość POLY1
0,35
PO.S.1
Min odstęp między POLY1
0,45
PO.C.1
Min odstęp POLY1 do DIFF
0,2
PO.C.2
Min wydłużenie DIFF poza
bramkę
0,5
PO.O.1
Min wydłużenie POLY1 poza
bramkę
0,4
PO.R.1
Min stosunek pow POLY1 do
pow chipu (stosować dummy
5x2µm)
14%
G01P1
Maks stosunek pow POLY1 do
pow CONT
18000
Inne reguły projektowe
APSC
NW.W.1
Min szerokość studni NTUB
1,7
NW.W.2
Min szerokość studni HOTNTUB
3
NW.S.1
Min odstęp studni o różnych potencjałach
3
NW.S.2
Min odstęp studni na tych samych
potencjałach
1
(N)PP.W.1
Min szerokość implantacji (N)PPLUS
0,6
(N)PP.C.3
Min wydłużenie (N)PPLUS poza (P)PGATE
0,45
(N)PP.E.1
Min wydłużenie (N)PPLUS poza DIFF
0,25
CO.W.1
Min szerokość kontaktu CONT
0,4
CO.S.1
Min odstęp między CONT
0,4
CO.C.1
Min odstęp kontaktu od bramki
0,3
Inne reguły projektowe c. d.
APSC
M1.W.1
Min szerokość MET1
0,5
M2.W.1
Min szerokość MET2
0,6
M1.S.1
Min odstęp MET1
0,45
M2.S.1
Min odstęp MET2
0,5
VIA1.W.1
Min szerokość VIA1
0,5
VIA2.W.1
Min szerokość VIA2
0,5
VIA1.S.1
Min odstęp VIA1
0,45
VIA2.S.1
Min odstęp VIA2
0,45
M3.W.1
Min szerokość MET3
0,6
M3.S.1
Min odstęp MET3
0,6
VIA3.W.1
Min szerokość VIA3
0,5
VIA3.S.1
Min odstęp VIA3
0,45
Aby uwolnić naprężenia w szerokich metalach konieczne wykonanie jest w nich
otworów.
AM.W.0
Max szerokość metalu bez otworów 35
AM.W.1
Szerokość otworu
3
AM.L.1
Min długość otworu
30
AM.L.2
Max długość otworu
300