Ćwiczenie 2

Ćwiczenie
2
ZINTEGROWANE SYSTEMY CYFROWE
Pakiet edukacyjny DefSim Personal
Analiza prądowa
IDDQ
KATEDRA MIKROELEKTRONIKI I TECHNIK INFORMATYCZNYCH
Politechnika Łódzka
Department of Microelectronics and Computer Science
al. Politechniki 11, 90-924 Lodz, POLAND
NIP 727-002-18-95
tel. +48 (42) 631 26 45 fax +48 (42) 636 03 27
e-mail [email protected]
Spis treści
Wstęp....................................................................................... 1
1.1
1.2
Czym będziemy się zajmować? ........................................... 1
Na czym polega metoda prądowa IDDQ?............................... 1
Przykładowy test ...................................................................... 2
2.1
2.2
Analiza bramki logicznej NOR. ............................................. 2
Test bramki („SAF-ATPG Generator”).................................. 3
Polecenia. ................................................................................ 5
Z I N T E G R O W A N E
S Y S T E M Y
C Y F R O W E
Rozdział
1
Wstęp
1.1 Czym będziemy się zajmować?
W drugim ćwiczeniu zapoznamy się z prądową metodą analizowania błędów w
układach CMOS (nazywanej także metodą IDDQ). Pakiet edukacyjny DefSim Personal
umożliwia nam przeprowadzenie analizy prądowej dla kilku prostych układów
logicznych. Naszym celem będzie wygenerowanie optymalnych testów, czyli
osiągnięcie pokrycia powyżej 90% (lub najlepiej 100%) przy jak najmniejszej ilości
wektorów testowych, a także porównanie działania metody napięciowej i prądowej.
1.2 Na czym polega metoda prądowa IDDQ?
Testowanie układu metodą napięciową polega na pomiarze prądu pobieranego przez
układ (IDD) w czasie, gdy układ znajduje się w stanie ustalonym (nie przełącza się).
Podstawą prądowej metody testowania jest fakt, że w poprawnie działającym
układzie scalonym, który jest w stanie statycznym, praktycznie nie występuje
przepływ prądu miedzy zasilaniem a masą (nie bierzemy pod uwagę pomijalnie
małych prądów upływu). Wiele defektów prowadzi do utworzenia ścieżki prądowej
pomiędzy wspomnianymi szynami, co może być w bardzo łatwy sposób wykryte.
1
Z I N T E G R O W A N E
S Y S T E M Y
C Y F R O W E
Rozdział
2
Przykładowy test
2.1 Analiza bramki logicznej NOR.
Jako przykład zostanie przedstawiona analiza bramki logicznej NOR z czterema
wejściami. Dla przypomnienia funkcja logiczna NOR spełnia następujący warunek:
wyjście jest w stanie wysokim („1”) tylko w przypadku, gdy wszystkie wejścia bramki
są w stanie niskim („0”). Każda inna kombinacja stanów na wejściu daje nam stan
niski na wyjściu.
Poniżej przedstawiony jest symbol logiczny bramki, oraz jej schemat na poziomie
tranzystorów.
Rys.1. Symbol bramki NOR.
2
Z I N T E G R O W A N E
S Y S T E M Y
C Y F R O W E
Rys.2. Bramka NOR na poziomie tranzystorów.
Zasadę działania bramki można bardzo łatwo zaobserwować na jej schemacie
tranzystorowym. Gdy co najmniej jedno z wejść układy jest „1”, powoduje to otwarcie
się tranzystora NMOS podłączonego do tego wejścia. W efekcie wyjście bramki
ściągane jest do masy. Z kolei podciągnięcie wyjścia do zasilania wymaga otworzenia
się wszystkich tranzystorów PMOS (połączenie szeregowe). Jest to tylko możliwe w
przypadku wszystkich wejść w stanie niskim.
2.2 Test bramki („SAF-ATPG Generator”)
W celu przedstawienia i zapoznania się z działaniem metody prądowej skorzystamy z
automatycznego generatora wektorów testowych, który zapewni 100% pokrycie
błędów typu stuck-at-fault (pomiar tylko takich defektów ustawiamy w odpowiednim
okienku). Należy pamiętać o zaznaczeniu okienka odpowiadającego za
przeprowadzenie pomiaru metodą prądową („Activate IDDQ”). Dla porównania obu
metod wykonajmy jeszcze jeden pomiar, tym razem metodą napięciową. Powinniśmy
otrzymać następujące tabele:
3
Z I N T E G R O W A N E
S Y S T E M Y
C Y F R O W E
Rys.3. Wyniki dla analizy prądowej.
Rys.4. Wyniki dla analizy napięciowej.
Widzimy, że pokrycie błędów w obu przypadkach jest jednakowe i wynosi 100%.
Warto zwrócić uwagę, że pojedynczy wektor w przypadku metody prądowej jest w
stanie wykryć więcej defektów niż jego odpowiednik użyty w metodzie napięciowej.
Przykładowo, ustawienie kombinacji „0010” („1” na wejściu B, „0” na pozostałych)
powoduje wymuszenie stanu niskiego na wyjściu. Dla takiego wektora testowego
otrzymujemy następujące wyniki:
4
Z I N T E G R O W A N E
S Y S T E M Y
C Y F R O W E
W przypadku metody napięciowej (porównanie otrzymanego stanu na wyjściu Q z
oczekiwanym – wynikającym z podanego wektora) pozwala to wykryć defekty zwarcia
wejścia B do masy oraz zwarcia wyjścia Q do zasilania (w przypadku jednego z tych
defektów na wyjściu pojawi się stan „1” zamiast „0”).
Zastosowanie tego samego wektora w analizie prądowej spowoduje wykrycie
wspomnianych błędów, a także pozwoli stwierdzić, czy pozostałe wejścia nie są
zwarte do szyny zasilania. Wynika to z faktu, że w metodzie prądowej nie analizuje
się, czy otrzymana wartość Q jest poprawna. Interesuje nas, czy prąd płynący przez
układ w stanie równowagi nie przekracza pewnej wartości (określonej na podstawie
prądów upływu poszczególnych tranzystorów). Jeśli prąd ten jest większy niż
zakładany, możemy stwierdzić, że jeden z tranzystorów NMOS podłączonych do
wyjść A, C lub D jest otwarty i przewodzi prąd (pomimo wymuszenia „0” na bramce).
Jest do jednoznaczne z defektem układu.
Korzystając z powyżej opisanej cechy metody napięciowej można generować bardzo
krótkie serie wektorów testowych, o pokryciu błędów rzędu 90%.
Polecenia.
o Wykonaj analizę prądową dla bramki NAND i porównaj ją z analizą otrzymaną
w poprzednim ćwiczeniu.
o Przeanalizuj proste kombinacje bramek logicznych (2, 3 bramki).
o Dla trzech wybranych układów zaprojektuj bardzo krótkie serie wektorów
testowych (pokrycie błędów powinno być nie mniejsze niż 90%).
5