Układy i urządzenia mikroprocesorowe

Transkrypt

Politechnika Gdańska
Wydział Elektrotechniki
i Automatyki
Katedra Energoelektroniki
i Maszyn Elektrycznych
Zestaw laboratoryjny ZLA1
Materiały pomocnicze do laboratorium
Opracował: Jarosław Guziński
Wersja 2.0: 1.X.2003
Zestaw laboratoryjny ZLA1
Instrukcja
Wstęp
Zestaw laboratoryjny z układem programowalnym FPGA firmy
ALTERA został zaprojektowany i wykonany w celu prowadzenia
zajęć dydaktycznych w ramach przedmiotu: "Projektowanie układów
logiki programowalnej". Zestaw laboratoryjny umożliwia rzeczywiste
zapoznanie z układami programowalnymi, różnymi metodami
wykonywania i testowania projektów oraz konfigurowania układu. W
skład zestawu wchodzi:
•
•
•
•
moduł ZLA1 z układem firmy ALERA typu EPF6016QC w 208io nóżkowej plastikowej obudowie plastikowej PLCC,
programator ByteBlaster,
kabel przedłużacza do portu LPT komputera,
zasilacz sieciowy stabilizowany 5V, 2A.
Moduł ZLA1
Moduł ZLA1 jest samodzielnym układem eksperymentalnym z
obwodem drukowanym zawierającym układ programowalny
ALTERA rodziny FLEX 6000.
Moduł ZLA1 został zaprojektowany w ten sposób, aby umożliwić
dowolną konfigurację wejść i wyjść sygnałów dopasowaną do
różnych zadań realizowanych w trakcie zajęć praktycznych. Układ
EPF6016QC208-3 może być konfigurowany za pomocą programatora
z transmisją równoległą ByteBlaster lub przy wykorzystaniu
szeregowej pamięci EEPROM typu Atmel AT17C256.
Układ EPF6016QC
Układ firmy ALTERA typu EPF6016QC należy do rodziny FLEX
6000 (FLEXible Element Matrix). Układy tej rodziny, oparte o
elementy SRAM, należą do grupy konfigurowalnych układów
logicznych. Układy rodziny FLEX 6000 pozbawione są możliwości
zapamiętania projektu. Po każdorazowym włączeniu zasilania projekt
musi zostać wprowadzony za pomocą programatora ByteBlaster lub z
pamięci szeregowej EEPROM. Układy FLEX składają się z bloków
logicznych LAB, które składają się na matrycą elementów logicznych
LE. Układ EPF6016, pod względem ilości LC umiejscowiony w
środku rodziny FLEX 6000, wyposażony jest w 1320 elementów
logicznych. Odpowiada to około 16 tysiącom bramek logicznych.
EPF6016QC wymaga napięcia zasilania +5V. W obudowie 208-io
nóżkowej dostępnych jest 171 programowalnych wejść/wyjść.
Katedra Energoelektroniki i Maszyn Elektrycznych
2
Więcej informacji na temat układów rodziny FLEX 6000 można
znaleźć w dokumentacji firmowej FLEX 6000 Programmable Logic
Device Family Data Sheet (plik dsf6k.pdf).
Programator ByteBlaster
Opracowane projekty dla układu FPGA mogą być w prosty sposób
załadowane do modułu ZLA1 za pomocą programatora ByteBlaster.
Programator ByteBlaster stanowi interfejs łączący port równoległy
komputera PC z odpowiednim złączem znajdującym się w obwodzie
drukowanym układu ZLA1. Przy wykorzystaniu ByteBlastera projekt
jest bezpośrednio i szybko ładowany do EPF6016QC. Wszystkie
zmiany przeprowadzone w projekcie można natychmiast wprowadzić
do układu rzeczywistego w celu testowania poprawności projektu.
Rysunek 1. Programator ByteBlaster
Więcej informacji na temat programatora ByteBlaster można
znaleźć w dokumentacji firmowej ByteBlasterMV Parallel Port
Download Cable Data Sheet (plik dsbytemv.pdf).
Na niektórych komputerach z zainstalowanym oprogramowaniem
MAX+Plus II występuje problem przypadkowego kasowania
projektu wprowadzonego przez programator ByteBlaster do układu
FPGA. Problem związany jest z tym, że niektóre programy testują co
pewien czas port równoległy komputera sprawdzając w ten sposób
czy zostały podłączone jakieś dodatkowe urządzenia do komputera.
Takie testowanie w niektórych przypadkach interpretowane jest
przez układ FPGA jako początek wprowadzania nowego projektu.
Producent zaleca po wprowadzeniu projektu rozłączenie
programatora od komputera. W układzie laboratoryjnym ZLA1 nie
jest to potrzebne, gdyż dla wygody użytkownika został dodany do
programatora ByteBlaster przycisk blokujący jego działanie.
Przycisk umieszczony został na obudowie złącza DB25
programatora. Gotowość działania programatora sygnalizowana jest
świeceniem czerwonej diody LED na obudowie programatora.
3
Moduł ZLA1
Moduł ZLA1 składa się z obwodu drukowanego z przezroczystą
osłoną umieszczonego na plastikowej obudowie typu Z1W. Na
ściankach bocznych Z1W umieszczono gniazda, przełączniki i
potencjometr, które zostały podłączone do złącz obwodu
drukowanego. Na rysunku 2 przedstawiono widok modułu ZLA1.
Rysunek 2. Moduł ZLA1
Przezroczysta osłona
Obwód drukowany
ZLA1
Obudowa Z1W
Przełączniki
Potencjometr
Widok obwodu drukowanego modułu ZLA1 przedstawiono na
rysunku 3.
Rysunek 3. Obwód drukowany modułu ZLA1
4
Zasilanie modułu ZLA1
Zestaw ZLA1 zasilany jest napięciem stałym, stabilizowanym +5V
dostarczanym z zasilacza sieciowego typu ZS 5-2000. Złącze
zasilające żeńskie 2.1 mm x 5.5 mm zostało umieszczone i oznaczone
na ściance obudowy plastikowej modułu. Pobór prądu modułu bez
podłączonych układów peryferyjnych wynosi maksymalnie 800 mA w zależności od projektu realizowanego przez układ FPGA.
Podłączenie zasilania jest sygnalizowane przez mrugnięcie diody LED
oznaczonej kropką białą i ciągłe zaświecenie diody LED oznaczonej
kropką żółtą. W przypadku zbyt niskiego napięcia zasilającego dioda
oznaczona kropką białą świeci ciągłym światłem. Dioda LED
oznaczona białą kropką podłączona jest do wyjścia układu firmy
Analog Devices typu ADM705AN.
Układ ADM705AN
Układ firmy Analog Devices typ ADM705AN jest układem
nadzorującym napięcie zasilania układu i generującym sygnał RESET
po włączeniu zasilania. Wyposażony jest w precyzyjny monitor
napięcia zasilania, który w przypadku zasilania napięciem niższym od
4.65 V generuje sygnał RESET. Sygnał RESET generowany jest
każdorazowo po włączeniu zasilania układu. Dodatkowo ADM705AN
wyposażony został w układ watchdoga (niewykorzystany w ZLA1).
Więcej informacji na temat układu ADM705AN można znaleźć w
dokumentacji firmowej Low Cost µP Supervisory Circuits Data
Sheet (plik ADM705_6_7_8_c.pdf).
Generatory kwarcowe
Moduł ZLA1 został wyposażony w dwa generatory kwarcowe
umieszczone na płytce obwodu drukowanego i oznaczone jako X1
oraz X2. Częstotliwości generatorów wynoszą 30 MHz dla X1 oraz 10
MHz dla X2. Sygnały zegarowe generatorów kwarcowych, oznaczone
na schemacie ideowym ZLA1 jako CLK2 dla X1 oraz CLK1 dla X2,
są sygnałami zegarów globalnych EPF6016QC. Oba sygnały zostały
na płytce doprowadzone do wejść dedykowanych Altery GCLK2 i
GCLK1. Sposób podłączenia sygnałów zegarowych do układu
EPF6016QC przedstawiono w tabeli 1.
Tabela 1. Połączenia sygnałów zegarowych do EPF6016QC
(1)
(2)
Oznaczenie na
schemacie
Numer nóżki Altery
Częstotliwość
zegara
CLK1
24 (1)
10 MHz
CLK2
28 (2)
30 MHz
wejście dedykowane dla sygnału zegarowego GCLK1
wejście dedykowane dla sygnału zegarowego GCLK2
5
Istnieje możliwość wykorzystania również dedykowanego dla sygnału
zegarowego wejścia GCLK4 - nóżka numer 132. Nóżka ta jest zwarta
zewnętrznie z programowalnym wejściem/wyjściem nr 133.
Złącze programatora ByteBlaster
Na płytce obwodu drukowanego zostało umieszczone 10-cio stykowe
złącze męskie przeznaczone do podłączenia kabla programatora
ByteBlaster. Złącze oznaczone jest na płytce jako BIT_BLASTER,
numer pierwszej końcówki oznaczono dużą cyfrą 1. Wtyczka
programatora musi być włożona do gniazda tak, aby żyła czerwona
przewodu taśmowego programatora znajdowała się od strony
końcówki numer 1. Przez złącze doprowadzane jest napięcie
zasilające do programatora. Oznaczenia poszczególnych końcówek
złącza programatora przedstawiono w tabeli 2.
Tabela 2. Złącze programatora ByteBlaster
(1)
Numer pinu
Oznaczenie sygnału
1
DCLK
2
GND
3
CONF_DONE
4
VCC
5
nCONFIG
6
NC (1)
7
nSTATUS
8
NC (1)
9
DATA
10
GND
NC
= nie podłączone (ang. not connect)
Pamięć EEPROM
Moduł ZLA1 posiada możliwość pracy jako układ samodzielny bez
konieczności podłączenia do komputera PC i ładowania projektu
przez ByteBlaster. Do tego celu przewidziano możliwość
zastosowania szeregowej pamięci EEPROM typu AT17C256
oznaczonej na schemacie jako U3. Pamięć AT17C256 może zostać
zaprogramowana
opracowanym
projektem
z
programu
MAX+PLUS II przy wykorzystaniu programatora pamięci EEPROM i
pliku wygenerowanego w programie MAX+PLUS II podczas
kompilacji projektu. Plik dla programatora z rozszerzeniem *.hex
generowany jest w formacie tekstowym Intel HEX. Umieszczenie
6
zaprogramowanego układu EEPROM na płytce obwodu drukowanego
umożliwia wprowadzenie projektu do ALTERy po każdorazowym
załączeniu zasilania układu. Przy wykorzystywaniu pamięci
EEPROM kabel programatora BytaBlaster powinien być odłączony
od układu a zworka umieszczona na płytce drukowanej obok układu
U3 powinna być zwarta.
Układ AT17C256
Układ firmy Atmel typ AT17C256 jest szeregową pamięcią
konfiguracyjną przeznaczoną do współpracy z układami FPGA firmy
Altera rodziny FLEX. Pojemność układu wynosi 256 kbitów.
Więcej informacji na temat pamięci AT17C256 można znaleźć w
dokumentacji firmowej FPGA Configuration EEPROM Memory
(plik doc0996.pdf).
Elementy peryferyjne układu EPF6016
W zestawie ZLA1 do układu EPF6016 podłączono szereg urządzeń
peryferyjnych umożliwiających realizację i testowanie dowolnych
projektów dla układu programowalnego. Do nóżek układu EPF6016
na stałe zostały przyporządkowane następujące elementy peryferyjne:

8 przycisków (P7...P0),
8-io stykowy przełącznik dwupołożeniowy (DIPSW),
3 wyświetlacze LED 7-io segmentowe (DS1, DS2, DS3),
linijka świetlna czerwona 10-cio diodowa (LED),
dwa filtry RC (PWM1, PWM2),
złącza JP1 (DO0...DO7) i JP2 (DI0...DI15),
przetwornik analogowo-cyfrowy AD7864AS-1 (U5) ze złączem
J5 (AI0...AI3),
interfejs szeregowy RS232 ze złączem J3,
złącze szufladowe kątowe J2,
złącza rozszerzeń Z1 i Z4 do podłączenia karty z procesorem
sygnałowym SHARC.
Przy opracowywaniu projektu dla układu FPGA należy zwrócić
uwagę na to jakie elementy na płytce obwodu drukowanego zostały
fizycznie połączone z poszczególnymi nóżkami układu EPF6016QC.
W projekcie należy odpowiednio zadeklarować sygnały na
poszczególne nóżki Altery aby wystąpiła zgodność pomiędzy
wyjściami i wejściami sygnałów.
Przyciski P7...P0
Przyciski P7...P0 umożliwiają po naciśnięciu zwarcie odpowiedniej
nóżki Altery do masy co odpowiada podaniu na wejście Altery
logicznego "0". Linie wejściowe przycisków podłączone do Altery są
7
podciągnięte (ang. "pull-up") do potencjału napięcia zasilania VCC
przez drabinkę rezystorową 4.7 kΩ.
Rysunek 4. Widok przycisku P
Rysunek 5. Położenie przycisków P7...P0
Przyporządkowanie nóżek
przedstawiono w tabeli 3.
Altery
do
przycisków
P7...P0
Tabela 3. Przyporządkowanie P7...P0 do Altery
Oznaczenie
przycisku na płytce
drukowanej
Oznaczenie
przycisku na
schemacie ideowym
Numer nóżki
Altery
P0
S10
85
P1
S9
84
P2
S8
83
P3
S7
82
P4
S6
81
P5
S5
76
P6
S4
75
P7
S3
74
Przełącznik DIPSW
Przełącznik DIPSW umożliwia ustawienie kombinacji logicznych "0"
i "1" na odpowiednie wejścia. Przełącznik w pozycji ON (dźwignia na
dole) podaje do Altery logiczne "0". Linie wejściowe przełącznika
8
DIPSW podłączone do Altery są podciągnięte ("pull-up") do VCC
przez drabinkę rezystorową 4.7 kΩ. W celu zwiększenia trwałości
przełącznika styki zostały równolegle połączone z przełącznikami
umieszczonymi na ściance obudowy Z1W i oznaczonymi
DIPSW EXTERNAL oraz odpowiednio symbolamieSW7..SW0. Aby
można było wykorzystać przełączniki zewnętrzne wszystkie dźwignie
przełącznika DIPSW na płytce obwodu drukowanego muszą być w
pozycji OFF (dźwignie ustawione do góry).
Rysunek 6. Widok przełącznika DIPSW
Rysunek 7. Położenie przełącznika DIPSW
Altery
do
przełącznika
DIPSW
Tabela 4. Przyporządkowanie DIPSW do Altery
Oznaczenie
przycisku na płytce
drukowanej
Oznaczenie
przycisku na
schemacie ideowym
Numer nóżki
Altery
0
SW0
93
1
SW1
92
2
SW2
91
3
SW3
90
4
SW4
89
5
SW5
88
6
SW6
87
7
SW7
86
9
Wyświetlacze DS1, DS2, DS3
Układy DS1, DS2, DS3 są 7-io segmentowymi wyświetlaczami
diodowymi ze wspólną anodą. Zaświecenie poszczególnych
segmentów wyświetlacza odbywa się przez wystawienie na
odpowiednim wyjściu Altery sygnału logicznego "0" (wyjścia
aktywne stanem niskim). W wyświetlaczu DS3 jest możliwość
sterowania diodą kropki dziesiętnej. W wyświetlaczach DS1 i DS2
diody kropki dziesiętnej nie są podłączone.
Rysunek 8. Położenie wyświetlaczy DS1, DS2, DS3
Rysunek 9. Wyświetlacz 7-io segmentowy
Na rysunku 10 przedstawiono numerację segmentów wyświetlacza.
Rysunek 10. Numeracja segmentów wyświetlacza
a
f
b
g
e
c
d
dp
Przyporządkowanie nóżek Altery do poszczególnych segmentów
wyświetlaczy DS1, DS2, DS3 przedstawiono w tabeli 5.
10
Tabela 5. Przyporządkowanie segmentów DS1, DS2, DS3 do Altery
Oznaczenie
wyświetlacza
DS1
DS2
DS3
Oznaczenie segmentu
Numer nóżki
ALTERy
a
71
b
72
c
73
d
70
e
69
f
68
g
67
dp
NC
a
64
b
65
c
66
d
61
e
60
f
59
g
58
dp
NC
a
54
b
55
c
56
d
53
e
52
f
51
g
50
dp
57
Linijka świetlna LED
Linijka świetlna LED składa się z 10-ciu czerwonych diod świecących
połączonych anodami. Diody ponumerowane od 0 do 7 zostały
połączone na płytce z odpowiednimi nóżkami Altery. Diody
oznaczone kropkami połączone są tak aby sygnalizować załączenie
płytki (kropka żółta) oraz zbyt niskie napięcie zasilające (kropka
biała). Diody podłączone do nóżek Altery świecą się w chwili
wystawienia przez Alterę sygnału logicznego "0" (wyjścia są aktywne
stanem niskim).
11
Rysunek 11. Położenie linijki świetlnej LED
Przyporządkowanie nóżek Altery do wyprowadzeń 0..7 linijki
świetlnej LED przedstawiono w tabeli 6.
Tabela 6. Przyporządkowanie wyprowadzeń 0...7 linijki świetlnej
LED do Altery
Oznaczenie linijki
świetlnej LED na
płytce
Oznaczenie linijki
świetlnej LED na
schemacie ideowym
Numer nóżki
ALTERy
0
LED0
36
1
LED1
37
2
LED2
39
3
LED3
40
4
LED4
41
5
LED5
42
6
LED6
48
7
LED7
49
Wyjścia PWM1, PWM2
Wyjścia z Altery oznaczone jako PWM0 i PWM1 doprowadzone są
na płytce obwodu drukowanego do złącza P1. Sygnały z Altery są
filtrowane za pomocą dwóch filtrów dwubiegunowych RC o
częstotliwości odcięcia 1.2 kHz. Filtrowany sygnał PWM0 ze złącza
P1 został doprowadzony na złącze BNC umieszczone na obudowie
Z1W i oznaczony jako WYJŚCIE ANALOGOWE. Sygnały PWM0 i
PWM1 są przewidziane do realizacji prostych wyjść analogowych.
Poziom napięcia na wyjściach PWM może zmieniać się w zakresie od
0 do wartości bliskiej napięciu zasilania +5V w zależności od
współczynnika wypełnienia sygnału wystawianego przez Alterę. W
celu efektywnego filtrowania częstotliwość wystawianego sygnału
powinna być zbliżona do 40 kHz.
12
Rysunek 12. Filtry RC na wyjściach PWM0, PWM1
13 kΩ
13 kΩ
ALTERA
34
10 nF
13 kΩ
35
10 nF
13 kΩ
10 nF
10 nF
P1
PWM1
GND
PWM0
GND
MASA
Przyporządkowanie nóżek Altery do sygnałów PWM0 i PWM1
Tabela 7. Przyporządkowanie PWM0, PWM1 do Altery
Oznaczenie
PWM0
35
PWM1
34
Złącza JP1 i JP2
Złącza JP1 i JP2 umożliwiają podłączenie urządzeń zewnętrznych do
Altery. Do złącza JP1 doprowadzone są wyprowadzenia z 16-tu
konfigurowalnych nóżek Altery oznaczonych na jako DI0...DI15. Do
złącza JP2 doprowadzone są wyprowadzenia z 8-iu konfigurowalnych
nóżek Altery oznaczonych na jako DO0...DO7. Na obu złączach
wyprowadzone są zaciski masy GND i zasilania VCC do
ewentualnego podłączenia zasilania urządzeń zewnętrznych. Złącze
JP1 opisane zostało na płytce obwodu drukowanego jako WEJŚCIA
CYFROWE natomiast złącze JP2 jako WYJŚCIA CYFROWE.
Wejścia i wyjścia należy traktować umownie ponieważ każda z tych
linii konfigurowana jest w projekcie Altery i może być określona
dowolnie jako wejście i wyjście. Stan każdego sygnału
doprowadzonego z Altery na złącza JP1 i JP2 sygnalizowany jest za
pomocą
miniaturowych,
czerwonych
diod
świecących
zamontowanych przy obu złączach. Świecenie diody oznacza stan
logiczny "0" na odpowiedniej linii JP1 i JP2.
Linia DI0 została w układzie laboratoryjnym wyprowadzona
dodatkowo na złącze typu BNC umieszczone na plastikowej
obudowie układu.
Przyporządkowanie nóżek Altery do wyprowadzeń złącz JP1 i JP2
13
Tabela 8. Przyporządkowanie złącz JP1 i JP2 do Altery
Oznaczenie linii
Numer nóżki
Altery
DI0
188
DI1
187
DI2
186
DI3
185
DI4
180
DI5
179
DI6
177
JP1
DI7
176
(WEJŚCIA
CYFROWE)
DI8
175
DI9
173
DI10
172
DI11
171
DI12
170
DI13
169
DI14
168
DI15
167
DO0
94
DO1
97
DO2
98
JP2
DO3
99
(WYJŚCIA
CYFROWE)
DO4
100
DO5
101
DO6
103
DO7
104
Złącze
Przetwornik analogowo-cyfrowy i złącze J5
Na płytce obwodu drukowanego został umieszczony przetwornik
analogowo cyfrowy AD7864AS-1.
Przetwornik A/C AD7864AS-1
Układ firmy Analog Devices typu A/D7864AS-1 jest
czterokanałowym, 12-to bitowym przetwornikiem analogowocyfrowm. Wyposażony został w cztery układy próbkującopamiętające umożliwiające jednoczesne próbkowanie czterech
kanałów pomiarowych. Dzięki krótkim czasom przetwarzania,
14
wynoszącym 1.65 µs na jeden kanał, układ znajduje zastosowanie
przy pomiarach przebiegów szybkozmiennych. Przetwornik wymaga
tylko jednego napięcia zasilającego +5 V. Umożliwia pomiar napięć
bipolarnych o zakresach ±5 V lub ±10 V w zależności od sposobu
połączenia układu.
Więcej informacji na temat układu AD7865AS-1 można znaleźć w
dokumentacji firmowej AD7864 Data Sheet (plik AD7864_a.pdf).
Przetwornik A/C zestawu ZLA1 został skonfigurowany do pomiaru
napięć w zakresie ±10 V. Linie wejściowe czterech kanałów
pomiarowych przetwornika zostały doprowadzone na złącze J5
oznaczone na płytce jako WEJŚCIA ANALOGOWE. Poszczególne
wejścia oznaczono symbolami AI0...AI3. Linii szyny danych oraz
linie sterujące przetwornika A/C zostały podłączone do nóżek Altery.
Na wejście kanału 1 (AI0) doprowadzone zostało napięcie regulowane
przy użyciu potencjometru wieloobrotowego zamontowanego na
ściance obudowy Z1W. Napięcie regulowane jest w zakresie od 0 do
napięcia zasilania VCC. Wejście kanału 2 (AI1) zostało
wyprowadzone na złącze BNC umieszczone na obudowie i oznaczone
jako WEJŚCIE ANALOGOWE.
Sposób przyporządkowania nóżek Altery do przetwornika A/C
Tabela 9. Przyporządkowanie linii szyny danych
sterujących przetwornika A/C do Altery
i
Oznaczenie linii przetwornika
A/C
DB0
DB1
DB2
DB3
DB4
DB5
DB6
DB7
DB8
DB9
DB10
DB11
BUSY
198
201
202
203
204
205
206
207
208
1
2
3
196
197
194
193
195
EOC
CS
RD
CONVST
linii
15
Interfejs szeregowy RS232 i złącze J3
Zestaw ZLA1 został wyposażony w interfejs szeregowy RS232. Linie
interfejsu zostały wyprowadzone na złącze 9-cio stykowe męskie
oznaczone jako J3 oraz doprowadzone do Altery. Na płytce
umieszczono układ firmy STMicroelectronics typu ST232C
dopasowujący poziomy napięć TTL do poziomów napięć interfejsu
RS232.
Więcej informacji na temat układu ST232C można znaleźć w
dokumentacji firmowej ST232 5V Powered Multi-Channel RS-232
Drivers and Receivers (plik 6420.pdf).
Tabela 10. Złącze interfejsu RS232
Numer pinu
1
DCD
(1)
2
NC
3
RXD
4
RTS
5
TXD
6
CTS
7
RTS
(1)
8
CTS
(1)
9
(1)
Oznaczenie sygnału
GND
Sygnały DCD, RTS i CTS są zwarte na płytce.
Numeracja wyprowadzeń złącza J3 nie jest zgodna ze standardem
RS232. Do podłączeń układu ZLA1 przez złącze J3 z układami
zewnętrznymi nie można stosować zwykłych kabli do interfejsu
RS232.
16
Przyporządkowanie nóżek Altery do sygnałów interfejsu szeregowego
Tabela 11. Przyporządkowanie
sygnałów
szeregowego RS232 do Altery
(1)
interfejsu
Oznaczenie linii interfejsu
szeregowego RS232 (1)
RXD
192
TXD
191
RTS
190
CTS
189
Na schemacie ideowym układu sygnały interfejsu RS232 podłączone do
złącza J3 oznaczone zostały dodatkową literą "s" np. CTSs. Linie
interfejsu podłączone do nóżek Altery nie mają tego dodatkowego
oznaczenia.
17
Złącze J2
Złącze J2, oznaczone na płytce jako LPT, jest 25-cio stykowym
złączem szufladowym typu żeńskiego. Złącze J2 zostało przewidziane
do podłączenie dodatkowych urządzeń dostępnych w laboratorium
takich jak: panel odczytowy, sterownik silnika krokowego lub
falownik napięcia.
Altery
do
sygnałów
złącza
J2
Tabela 12. Przyporządkowanie linii złącza J2 do Altery
Numer końcówki
złącza J2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
Oznaczenie na
schemacie ideowym
GND
in1
in2
in3
in4
in5
in6
in7
in8
wolne1
wolne3
wolne5
VCC
GND
out1
out2
out3
out4
out5
out6
out7
out8
wolne2
wolne4
VCC
Numer nóżki
ALTERy
--33
31
29
22
20
18
16
14
12
10
4
----32
30
23
21
19
17
15
13
11
5
---
Złącza rozszerzeń Z1 i Z4
Złącza rozszerzeń Z1 i Z4 zostały przewidziane do podłączenia do
zestawu ZLA1 płytki typu SHARC ver. 3.0 ze zmiennoprzecinkowym
procesorem sygnałowym ADSP21065. Końcówki złącza Z4 nie są
połączone z żadnymi elementami na płytce drukowanej, złącze to
spełnia tylko funkcję mechaniczną jako element podtrzymujący płytkę
18
z procesorem SHARC. Linie złącza Z1 zostały podłączone do nóżek
Altery. Na wszystkich linie podłączonych do Altery (DM0, ..., DM11,
EX10, ..., EX31) umieszczono rezystory 4.7 kΩ podciągające
potencjał linii do +5V. Sposób przyporządkowania linii złącza Z1 do
Altery przedstawiono w tabeli 14.
Tabela 13. Przyporządkowanie linii złącza Z1 do Altery
Numer końcówki
złącza Z1
Oznaczenie na
schemacie ideowym
Numer nóżki
Altery
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
NC
NC
DM11
DM10
DM9
DM8
DM7
DM6
DM5
DM4
DM3
DM2
DM1
DM0
EX10
EX11
EX12
EX13
EX14
EX15
EX16
EX17
EX18
EX19
EX20
EX21
EX22
EX23
EX24
EX25
EX26
EX27
EX28
EX29
EX30
EX31
NC
NC
NC
NC
----164
163
161
160
158
157
156
155
154
153
152
151
146
145
144
143
142
141
139
138
137
136
134
127
126
125
124
123
122
121
120
119
118
117
---------
19
Przykład
projektu
układu FPGA
Przykładowy projekt dla układu programowalnego FPGA
dostosowany do wymagań sprzętowych zestawu ZLA1 umożliwia
zapoznanie ze sposobem deklaracji wejść/wyjść Altery. Projekt
może zostać wykorzystany w trakcie zajęć laboratoryjnych jako
punkt wyjścia do opracowywania i realizacji własnych zadań.
Opis działania projektu TEST
Podczas wykonywania przez Alterę projektu TEST na wyświetlaczu
DS wyświetlany jest napis "HEJ". Na linijce świetlnej kolejno
zapalają się i gaszą diody. Równocześnie na linijce świetlnej LED
wyświetlany jest zanegowany stan przycisków P oraz przełączników
DIPSW. Naciśnięcie przycisku P7 powoduje dodatkowo wyłączenie
napisu "HEJ" i kolejne załączanie wszystkich segmentów
wyświetlacza DS. Na wyjścia DI0...DI11 złącza JP1 wysyłana jest
wartość bitowa liczby odczytanej przez przetwornik analogowocyfrowy na kanale 1 (wejście AI0). Wybór aktualnie odczytywanego
na wyjścia DI0...DI11 kanału przetwornika A/C odbywa się za
pomocą przełączników SW2 i SW3 zgodnie z tab. 14.
Tabela 14. Wybór kanału przetwornika A/C
SW2
SW3
Kanał A/C
0
0
1
1
0
1
0
1
AI0
AI1
AI2
AI3
20
CLK30
test@28 2
SW[7..0]
RxD
CTS
test@192 161
test@189 162
168
NAND2
152
SW0
SW1
INPUT
CLK10
test@24 1
EQX0
INPUT
122
AND2
6
OUTPUT
163
OUTPUT
164
INPUT
CLK
CLRN
PRN
SW[7..0]
INPUT
INPUT
134
CLK10MHZ
73
D
DFF
Q
26
7
INT
RTS
TxD
137
test@196 135
test@190
test@191
BUSY
DB[11..0]
EOC
GND
138
INPUT
INPUT
INPUT
EQ[15..0]
LPM_AVALUE=
LPM_DIRECTION="UP"
LPM_MODULUS=16
LPM_SVALUE=
LPM_WIDTH=16
EQX[15..0]
LPM_AVALUE=
LPM_DIRECTION="UP"
LPM_MODULUS=5000
LPM_SVALUE=
LPM_WIDTH=16
ZATRZASK
eq[]
LPM_COUNTER
eq[]
LPM_COUNTER
test@197 147
ZATRZASK
timer
CLK10KHZ
CLK30MHZ
CLK10MHZ
CLK10KHZ
5
WIRE
WIRE
CLK10MHZ
ZATRZASK
9
220
D
DFF
CLRN
PRN
Q
133
AD4KS[15..0]
AD3KS[15..0]
AD2KS[15..0]
ZERUJ
AD4K[15..0]
AD1KS[15..0]
RESET
CLK
AD2K[15..0]
AD1K[15..0]
_CSTART
185
TRI
184
TRI
183
TRI
182
TRI
AD3K[15..0]
ad7864
EQ[10..9]
EQ[15..8]
EQ[15..8]
clk
sel
EOS
_RD
_CS
Every_n
219
NOT
OUTPUT
159
BIDIR
158
BIDIR
157
BIDIR
156
c[22..1]
div_by_n
INPUT
217
DB[11..0]
BUSY
ZATRZASK
VCC
186
EQ[5..1]
Enable
SysClk
test_wyswietlacza
8
_RESET7
VCC
CLK10MHZ
160 RESET[7..0]
EQX0
CLK10KHZ
EOC
MAX+plus II 9.0 File: TEST.GDF Date: 10/03/02 12:34:05 Page: 1
SW3
SW2
165
166
WIRE
WIRE
SEL[1..0]
OUTPUT
139
OUTPUT
140
OUTPUT
141
PWM[1..0]
OUT[8..1]
IN[8..1]
WOLNE[5..1]
_RESET[7..0]
OUTPUT
209
CLK10KHZ
DIVISOR=1000
sel[1..0]
SEL1
SEL0
150
IN3K[15..0]
IN2K[15..0]
IN1K[15..0]
IN0K[15..0]
_CONVST
_CS
_RD
C[22..1]
out_mux
OUT[15..0]
test@193
test@194
test@195
EOC
221
DATE
SIZE
BIDIR
101
OUTPUT
104
OUTPUT
108
OUTPUT
110
OUTPUT
112
OUTPUT
114
OUTPUT
116
OUTPUT
118
OUTPUT
119
25
WIRE
24
WIRE
23
WIRE
22
WIRE
21
WIRE
20
WIRE
19
WIRE
18
WIRE
OUTPUT
15
OUTPUT
14
OUTPUT
16
OUTPUT
17
OUTPUT
12
OUTPUT
13
OUTPUT
11
OUTPUT
10
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
EX[10..31]
LED7
LED6
LED5
LED4
LED3
LED2
LED1
LED0
test@104
test@103
test@101
test@100
test@99
test@98
test@97
test@94
12:31p 10-03-2002
NUMBER
1.00
Mariusz Rutkowski
SHEET
1
REV
Politechnika Gdanska WEiA KEiME
Projekt testujacy TEST
DI[15..0]
120
WIRE
105
WIRE
107
WIRE
109
WIRE
111
WIRE
113
WIRE
115
WIRE
117
WIRE
D
DESIGNER
COMPANY
TITLE
OUTPUT
146
VCC
106
EQ0
NOR3
_RESET0
SW0
195
EQ1
NOR3
_RESET1
SW1
196
EQ2
NOR3
_RESET2
SW2
197
EQ3
NOR3
_RESET3
SW3
198
EQ4
NOR3
_RESET4
SW4
199
EQ5
NOR3
_RESET5
SW5
200
EQ6
NOR3
_RESET6
SW6
201
EQ7
NOR3
_RESET7
SW7
202
GND
102
103
TRI
A
OF
1
test@36
test@37
test@39
test@40
test@41
test@42
test@48
test@49
21
Program
ćwiczeń
Podczas zajęć laboratoryjnych realizacja szeregu ćwiczeń o różnym
stopniu skomplikowania umożliwia praktyczne zapoznanie się z
układami FPGA, opracowywaniem projektów, konfiguracją i
programowaniem układów oraz testowaniem w systemie
rzeczywistym.
Poniżej przedstawiono przykładowe tematy ćwiczeń przeznaczone
do realizacji w trakcie zajęć laboratoryjnych.
1.
2.
3.
4.
5.
6.
7.
8.
(1)
Skompilować i wykonać projekt testujący TEST.
Opracować projekt wysyłający na złącze JP2 zanegowane stany
przycisków P. Uzależnić możliwość wysyłania sygnałów na
złącze JP2 stanem jednego z przełączników DIPSW (1). (1)Stan
przełącznika wyświetlać na wyświetlaczu DS w postaci
"On/OFF".
Opracować i uruchomić projekt wysyłający na wyświetlacz LED
jeden z dwóch różnych szablonów bitowych, w zależności od
stanu przełącznika nr 4 DIPSW.
Opracować i uruchomić projekt zmieniający stan wyświetlacza
LED z 00...0 na 11...1 (i odwrotnie) w takt naciskania przycisku
P4.
Opracować i uruchomić projekt zliczający ilość naciśnięć
przycisku P2. Ilość naciśnięć wyświetlać na wyświetlaczu DS.
Wprowadzić możliwość kasowania ilości zliczeń za pomocą
przycisku P7.
Opracować i uruchomić projekt generującym na wyjściu DO0
przebieg o częstotliwości 10 kHz i współczynniku
wypełnienia 0,5.
6.1. Wprowadzić
możliwość
zadawania
współczynnika
wypełnienia przełącznikiem DIPSW.
6.2. Wprowadzić
możliwość
zadawania
współczynnika
wypełnienia za pomocą potencjometru.
6.3. Dodać funkcję wyświetlającą wartość współczynnika
wypełnienia na wyświetlaczu DS w formacie dziesiętnym
ułamkowym 1,0 ... 0,0.
Opracować i uruchomić projekt wyświetlający na wyświetlaczu
DS liczbę w kodzie szesnastkowym odpowiadającą liczbie w
kodzie dwójkowym ustawioną za pomocą przełączników DIPSW.
Opracować projekt umożliwiający filtrację sygnału podawanego z
generatora funkcyjnego na jedno z wejść przetwornika analogowo
cyfrowego. Sygnał filtrowany oglądać na ekranie oscyloskopu na
jednym z wyjść PWM.
Podczas realizacji ćwiczeń należy posługiwać się zewnętrznymi przełącznikami DIPSW
oznaczonymi na obudowie Z1W jako DIPSW EXTERNAL. Przełączniki DIPSW znajdujące się na
płytce muszą znajdować się w pozycji OFF (dźwignie ustawione do góry).
22
9.
Opracować i uruchomić projekt zmieniający wartość napięcia na
wyjściu PWM0 proporcjonalnie do zmiany ustawienia
potencjometru.
10. Opracować i uruchomić projekt wyświetlający na panelu
odczytowym typu PO1 liczbę w kodzie dziesiętnym
odpowiadającą liczbie w kodzie dwójkowym z zakresu do 0 do 63
ustawioną za pomocą przełącznika DIPSW.
Wskazówka: można wykorzystać układ dekodera BINARY-BCD typu 74185
dostępny w bibliotece makrofunkcji programu MAX+Plus II.
11. Opracować i uruchomić projekt cyfrowego stopera. Przycisk P0
wykorzystać do uruchamiania i zatrzymywania stopera a przycisk
P1 do kasowania stopera. Ilość zliczonych sekund wyświetlać na
wyświetlaczu DS. Wprowadzić informację o przepełnieniu
stopera. Działanie stopera sygnalizować za pomocą diody nr 7
wyświetlacza LED.
12. Opracować i uruchomić układ generatora odcinków czasu
zadawanych
DIPSW.
Start odmierzania sygnalizować
naciśnięciem przycisku P5 a zakończenie odmierzania
zaświeceniem wszystkich diod 7...0 LED.
13. Opracować i uruchomić projekt starowania silnikiem krokowym
przez złącze J2.
13.1. Wprowadzić możliwość wyboru rodzaju sterowania 1/4, 2/4
lub 3/4 za pomocą przełącznika DIPSW.
13.2. Wprowadzić możliwość zadawania prędkości obrotowej za
pomocą potencjometru.
13.3. Wartość zadanej prędkości obrotowej silnika wyświetlać na
wyświetlaczu DS w ilości obrotów na minutę.
13.4. Informację o aktualnym rodzaju sterowania wyświetlać
przy wykorzystaniu panelu odczytowego DS.
14. Opracować i uruchomić projekt generujący na wyjściu PWM0
przebieg trójkątny o częstotliwości regulowanej za pomocą
potencjometru. Informację o aktualnej częstotliwości wysyłać na
wyświetlacz DS.
15. Opracować i uruchomić projekt realizujący funkcję zadajnika
przyrostowego. Naciśnięcie przycisku P0 powinno powodować
powolny wzrost wartości obserwowanej na linijce świetlnej lub
wyświetlaczu DS. Naciśnięcie przycisku P1 powinno powodować
powolne zmniejszanie wartości. Przy zwolnionych lub
przyciśniętych obu przyciskach wartość nie powinna się
zmieniać.
16. Opracować i uruchomić projekt dodający dwie liczby 8-io bitowe
bez znaku. Liczby należy wprowadzać przy użyciu DIPSW a
wprowadzenie liczby sygnalizować naciśnięciem przycisku P3.
Wynik wysyłać na wyświetlacz DS.
17. Opracować i uruchomić projekt konwertera kodu szesnastkowego
na kod wyświetlacza 7-io segmentowego. Do zadawania
wykorzystać DIPSW a wynik wyświetlać na DS1 i DS2.
23
18. Opracować i uruchomić projekt 4-bitowego układu
dodającego/odejmującego dwie liczby P i Q w kodzie binarnym
bez znaku. Do wprowadzania liczb wykorzystać niższe (liczba P)
i wyższe (liczba Q) bity ustawiane przełącznikiem DIPSW. W
przypadku wyniku będącego liczbą ujemną wystawiany ma być
bit flagi w postaci zaświecenia diody nr & LED. Wynik wysyłać
na wyświetlacz DS w kodzie szesnastkowym.
19. Opracować i uruchomić 8-io bitowy, rewersyjny, synchroniczny
licznik dwójkowy. Stan licznika należy wysyłać na wyświetlacze
DS1 i DS2. Dobrać częstotliwość zegara licznika tak aby można
było obserwować zmiany wartości na wyświetlaczu.
20. Opracować i uruchomić układ mnożący dwie liczby 3 bitowe.
Liczby zadawać przełącznikiem DIPSW a wynik wyświetlać na
wyświetlaczu DS.
21. Zaprojektować i uruchomić układ sterowania zamkiem
szyfrowym generującym impuls otwierający drzwi po
poprawnym wprowadzeniu sekwencji 4 cyfr 8-io bitowych.
Liczby wprowadzać przełącznikiem DIPSW. Impuls otwierający
drzwi generowany ma być w postaci pojawienia się na
wyświetlaczu DS. napisu "OPE".
21.1. Dodać możliwość zablokowania zamka po trzykrotnym
wprowadzeniu nieprawidłowej liczby.
22. Zaprojektować i uruchomić projekt sterownika oświetlenia na
klatce schodowej. Przyjąć, że przyciski P stanowią włączniki
światła umieszczone na różnych piętrach domu. Zapalenie światła
sygnalizowane jest przez załączenie diod linijki świetlnej LED.
Światło załączane jest na czas określony przez ustawienia
przełączników DIPSW.
24
Literatura
Łuba T., Jasiński K., Zbierzchowski B.: "Specjalizowane układy
cyfrowe w strukturach PLD i FPGA". Warszawa, WKŁ 1997.
Skahill K.: "Język VHDL. Projektowanie programowalnych układów
logicznych". Warszawa, WNT 2001.
Praca zbiorowa: "Język VHDL w praktyce" Warszawa, WKŁ 2002.
Kalisz J.: "Podstawy elektroniki cyfrowej" Warszawa, WKŁ 1993.
Łuba T., Markowski M. A., Zbierzchowski B.: "Komputerowe
projektowanie układów cyfrowych w strukturach PLD ". Warszawa,
WKŁ 1993.
Strona internetowa firmy ALTERA - http://www.altera.com .
Strona internetowa firmy ATMEL - http://www.atmel.com .
Strona internetowa firmy Analog Devices - http://www.analog.com .
Strona internetowa firmy STMicroelectronics - http://www.st.com .
25
A
B
C
D
1
2
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
CON40
Z4
CON2
J1
VCC
1
RP8
VCC
1
RP7
VCC
1
RP5
VCC
1
RP4
SMD100-2
F1
1
VCC
R8
R7
R6
R5
R4
R3
R2
R1
R8
R7
R6
R5
R4
R3
R2
R1
R8
R7
R6
R5
R4
R3
R2
R1
R8
R7
R6
R5
R4
R3
R2
R1
C1
0.1uF
9
8
7
6
5
4
3
2
9
8
7
6
5
4
3
2
9
8
7
6
5
4
3
2
9
8
7
6
5
4
3
2
R49
R50
DM10
DM8
DM6
DM4
DM2
DM0
EX11
EX13
DM11
DM9
DM7
DM5
DM3
DM1
EX10
EX12
EX15
EX17
EX19
EX21
EX23
EX25
EX27
EX29
EX14
EX16
EX18
EX20
EX22
EX24
EX26
EX28
220uF
C2
VCC
D1
1
2
3
4
5
6
7
8
DM11
DM10
DM9
DM8
DM7
DM6
DM5
DM4
DM3
DM2
DM1
DM0
EX10
EX11
EX12
EX13
EX14
EX15
EX16
EX17
EX18
EX19
EX20
EX21
EX22
EX23
EX24
EX25
EX26
EX27
EX28
EX29
EX30
EX31
CON8
J5
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
Z1
CON40
CS
RD
CONVST
KANAL_1
KANAL_2
KANAL_3
KANAL_4
PWM1
PWM0
1
2
3
4
5
6
7
8
9
10
VCC
CS
RD
CONVST
KANAL_1
KANAL_2
KANAL_3
KANAL_4
ADC
ADC.Sch
2
R35
RES2
C5
CAP
RES2
RES2
C3
CAP
R34
R33
RES2
20
19
18
17
16
15
14
13
12
11
R32
LED DIP-10
S1
DB[0..11]
BUSY
EOC
R18
R1
R2
R3
R4
R5
R6
R7
R17
C6
CAP
PWM1_EX
C4
CAP
PWM0_EX
CON2
1
2
P1
CON2
1
2
P0
VCC
1
RP9
R8
R7
R6
R5
R4
R3
R2
R1
VCC
1
9
8
7
6
5
4
3
2
RP6
R8
R7
R6
R5
R4
R3
R2
R1
9
8
7
6
5
4
3
2
J8
TP
J9
TP
RESET1
RESET2
RESET3
RESET4
C[1..22]
CS
RD
CONVST
SW[1..8]
PWM0
PWM1
LED[1..8]
nCONFIG
DO[0..15]
DI[0..15] DO[0..15]
ZLACZA
ZLACZA.Sch
nCONFIG
LED7
LED6
LED5
LED4
LED3
LED2
LED1
LED0
DM[0..11]
EX[10..31]
RESET[1..8]
in[1..8]
out[1..8]
wolne[1..5]
DB[0..11]
BUSY
EOC
DM[0..11]
EX[10..31]
RESET[1..8]
in[1..8]
out[1..8]
wolne[1..5]
DI[0..15]
altera
altera.Sch
1
2
3
4
5
6
7
8
J6
TP
3
J7
TP
RESET8
RESET7
RESET6
RESET5
SW7
SW6
SW5
SW4
SW3
SW2
SW1
SW0
S10
S9
S8
S7
S6
S5
S4
S3
EPG108A
S2
C[1..22]
CS
RD
CONVST
SW[1..8]
PWM0
PWM1
LED[1..8]
nCONFIG
3
16
15
14
13
12
11
10
9
1
Date:
File:
B
Size
Title
VCC
VCC RP1
1
VCC RP2
VCC RP3
4
in1
out1
in2
out2
in3
out3
in4
out4
in5
out5
in6
out6
in7
out7
in8
out8
wolne1
wolne2
wolne3
C16
C17
C18
C19
C20
C21
C22
C9
C10
C11
C12
C13
C14
C15
C1
C2
C3
C4
C5
C6
C7
C8
R25
R26
R27
R28
R29
R30
R31
R16
R19
R20
R21
R22
R23
R24
R8
R9
R10
R11
R12
R13
R14
R15
10
9
7
5
4
2
1
6
10
9
7
5
4
2
1
6
10
9
7
5
4
2
1
6
ALTERA_LAB.SCH
4
Mariusz Rutkowski
Revision
DPY_7-SEG_DP
3-Oct-2002
Sheet of
C:\User\Lab_FPGA\projekt_p ytki\Design.Ddb
Drawn By:
Number
3
8
VCC
3
8
DS1 DPY_7-SEG_DP
DPY
a
a
b
c f
b
g
d
e e
c
d
f
3
dp
g
8
dp
e e
c
d
f
dp
g
dp
DPY_7-SEG_DP
DS2
DPY
a
a
b
c f
b
g
d
DS3
DPY
a
a
b
c f
b
g
d
e e
c
d
f
dp
g
dp
Schemat ideowy ZLA1
J2
DB25
13
25
12
24
11
23
10
22
9
21
8
20
7
19
6
18
5
17
4
16
3
15
2
14
1
2
1
R1
R2
R3
R4
R5
R6
R7
R8
R1
R2
R3
R4
R5
R6
R7
R8
2
3
4
5
6
7
8
9
2
3
4
5
6
7
8
9
R1
R2
R3
R4
R5
R6
R7
R8
2
3
4
5
6
7
8
9
wolne4
wolne5
BZX83V5.6
1
A
B
C
D
26
A
B
C
D
VCC
TCK
4
1
14
11
4
1
GND
OUT
1
LED1
LED0
C7
C6
C5
LED5
LED4
LED3
LED2
CLK2
in3
out2
in2
out1
in1
PWM1
PWM0
LED7
LED6
wolne3
wolne2
wolne1
out8
in8
out7
in7
out6
in6
out5
in5
out4
in4
out3
CLK1
DB9
DB10
DB11
wolne5
wolne4
VCC
GND
OUT
X0-43B 10MHz
nc
nc
VCC
VCC
X2
X0-43B 30MHz
nc
nc
VCC
VCC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
7
8
7
8
CLK2
R37
4.7k
VCC
VCC
IO1
IO2
IO3
IO5
IO6
CE
GND
VCCINT
VCCIO
IO7
IO8
IO9
IO10
IO11
IO12
IO13
IO14
IO15
TDI/IO20
IO21
IO22
IO23
IO24
I1/GCLK1
GND
VCCINT
VCCIO
I2/GCLK2
IO25
IO26
IO27
IO28
IO29
IO30
IO31
IO32
IO33
TMS/IO34
IO35
IO36
IO37
IO38
GND
VCCINT
VCCIO
MSEL
TCK/IO39
IO40
IO41
IO42
IO43
IO44
VCC
R36
4.7k
CLK1
2
C4
C1
C2
C3
C8
C15
C14
C13
C12
X1
DB0
EOC
BUSY
CONVST
CS
RD
RXD
TXD
RTS
CTS
DI0
DI1
DI2
DI3
DCLK
C9
C10
C11
C22
C21
C20
C19
C16
C17
C18
RESET7
RESET6
RESET5
nCONFIG
14
11
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
J4
TP
3
DI6
DI7
DI8
VCC
2
RS
DI9
DI10
DI11
DI12
DI13
DI14
DI15
DATA
DI4
DI5
3
nSTATUS
RESET4
RESET3
RESET2
RESET1
RESET0
SW7
SW6
SW5
SW4
SW3
SW2
SW1
SW0
DO0
VCC
DM9
DM8
DM11
DM10
DO1
DO2
DO3
DO4
DO5
4
DM7
DM6
IO132
IO131
IO130
IO129
IO128
IO127
CONF_DONE
VCCIO
VCCINT
GND
IO126
IO125
CLKUSR/IO124
IO123
IO122
IO121
RDYBSY/IO120
IO119
IO118
IO117
IO116
INIT_DONE/IO115
IO114
IIO113
I4/GCLK4
VCCIO
VCCINT
GND
I3/GCLK3
IO112
IO111
IO110
IO109
IO108
IO107
IO106
IO105
IO104
IO103
IO102
IO101
IO100
IO99
IO98
VCCIO
VCCINT
GND
IO97
IO96
TDO/IO95
IO94
IO93
4
156
155
154
153
152
151
150
149
148
147
146
145
144
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
VCC
GCLK3
EX21
EX22
EX23
EX24
EX25
EX26
EX27
EX28
EX29
EX30
EX31
EX20
EX16
EX17
EX18
EX19
EX10
EX11
EX12
EX13
EX14
EX15
DM5
DM4
DM3
DM2
DM1
DM0
CONF_DONE
EPF6016PQFP208
U1
12
9
4
5
1
3
RXD
CTS
5
MR
PFI
VCC
11
10
C25
1u
1
4
ADM705AN
6
WDI
TXD
RTS
C24
1u
5
1
VCC
R1out
R2out
T1in
T2in
C2+
C2-
C1+
C1-
RS232
RS
GCLK3
TCK
208
207
206
205
204
203
202
201
200
199
198
197
196
195
194
193
192
191
190
189
188
187
186
185
184
183
182
181
180
179
178
177
176
175
174
173
172
171
170
169
168
167
166
165
164
163
162
161
160
159
158
157
IO178
IO177
IO176
IO175
IO174
IO173
IO172
IO171
VCCIO
GND
1O170
IO169
IO168
IO167
IO166
IO165
IO164
IO163
IO162
IO161
IO160
DEVCLR/IO159
IO158
IO157
DCLK
VCCIO
GND
DATA
IO156
IO155
DEV_OE/IO154
IO153
IO152
IO151
RS/IO150
IO149
IO148
IO147
IO146
WS/IO145
IO144
IO143
VCCIO
GND
IO142
IO141
CS/IO140
IO137
IO136
CS/IO135
IO134
IO133
IO45
IO46
IO47
IO48
IO49
IO50
IO51
IO52
IO53
GND
VCCIO
IO54
IO55
IO56
IO57
IO58
IO59
IO60
IO61
IO62
IO63
IO64
IO65
IO66
CONFIG
GND
VCCIO
STATUS
IO67
IO68
IO69
IO70
IO71
IO72
IO73
IO74
IO75
IO80
IO81
IO82
IO83
IO84
GND
VCCIO
IO85
IO86
IO87
IO88
IO89
CEO/IO90
IO91
IO92
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
DO6
DO7
2
VCC
GND
3
RES
PFO
VCC
7
5
8
DCLK
CONF_DONE
nCONFIG
nSTATUS
DATA
470
R38
2
4
6
8
10
HEADER 5X2
1
3
5
7
9
JP3
nCONFIG
6
VCC
R1in
R2in
T1out
T2out
V+
V-
TXDs
RTSs
RXDs
CTSs
13
8
1u
C26
1u
14
7
2
6
MAX232
U4
C27
6
TXDs
RTSs
RXDs
CTSs
C28
1u
R40 1k
CON2
VCC
R39 1k
1
6
2
7
3
8
4
9
5
J3
DB9
DATA
DCLK
nSTATUS
CONF_DONE
ZEWRZEC PRZY PROGRAMOWANIU Z PAMIECI
BIT_BLASTER
CLK1
2
1
RP25
U2
WDO
R1
R2
R3
R4
R5
R6
R7
R8
2
3
4
5
6
7
8
9
16
Vcc
GND
15
1
1
2
3
4
C13
Date:
File:
A3
Size
Title
DATA
CLK
RESET/OE
CE
AT17C256
7
C15
U3
VCC
0.1uF
C16
C18
0.1uF 0.1uF
C17
0.1uF
C19
ALTERA.SCH
Revision
0.1uF
C22
8
3-Oct-2002
Sheet of
Drawn By: Mariusz Rutkowski
Number
C21
VCC
0.1uF
C11
CONVST
0.1uF 0.1uF
C20
0.1uF 0.1uF
0.1uF
0.1uF
C10
C9
C8
VCC
BUSY
SW[1..8]
RESET[1..8]
PWM0
PWM1
C[1..22]
in[1..8]
out[1..8]
wolne[1..5]
LED[1..8]
nCONFIG
EOC
CS
RD
8
DM[0..11]
EX[10..31]
DI[0..15]
DO[0..15]
DB[0..11]
C7
DM[0..11]
EX[10..31]
DI[0..15]
DO[0..15]
DB[0..11]
CS
RD
CONVST
BUSY
SW[1..8]
RESET[1..8]
PWM0
PWM1
C[1..22]
in[1..8]
out[1..8]
wolne[1..5]
LED[1..8]
nCONFIG
EOC
Schemat ideowy ZLA1
7
6
8
5
0.1uF 0.1uF
C14
SEREN
A2/CEO
VCC
GND
0.1uF 0.1uF
C12
7
A
B
C
D
27
A
B
C
KANAL_4
KANAL_3
KANAL_2
KANAL_1
1
R44
R Dobrany do LEM'a
R43
R Dobrany do LEM'a
R42
R Dobrany do LEM'a
R41
R Dobrany do LEM'a
R45
1k
C31
1n
K
A
A
2
K
DZ2
12V
DZ1
12V
R46
1k
C32
1n
K
A
A
K
DZ4
12V
DZ3
12V
R47
1k
C33
1n
K
A
A
K
3
DZ6
12V
DZ5
12V
3
R48
1k
C34
1n
K
A
A
K
1
44
DZ8
12V
4
2
DZ7
12V
14
13
16
15
19
18
VCC
22
21
20
BUSY
EOC
FRSTDATA
VIN4A
VIN4B
VIN3A
VIN3B
VIN2A
VIN2B
STBY
VIN1A
VIN1B
C30
0.1uF
+5V
+5V
L1
VCC
VCC
35
4
25
AVdd
24
Vref
23
VrefGND
CONVST
SL1
SL2
SL3
SL4
H/S SEL
3
7
8
9
10
11
5
CS
WR
DB0
DB1
DB2
DB3
DB4
DB5
DB6
DB7
DB8
DB9
DB10
DB11
RD
DGND
AGND
0.1uF
C29
5
VCC
Date:
File:
B
Size
Title
RP27
EOC
BUSY
CONVST
DB[0..11]
ADC.SCH
CS
RD
Revision
DB[0..11]
6
6
3-Oct-2002
Sheet of
Number
Schemat ideowy ZLA1
CONVST
CS
DB0
DB1
DB2
DB3
DB4
DB5
DB6
DB7
DB8
DB9
DB10
DB11
4
6
RD
43
42
41
40
39
38
34
33
32
31
30
29
37
26
5
AD7864-1
U5
VCC
RP26
VCC
1
2
CLKIN
28
DVdd
INT/EXT CLK
36
Vdrive
AGND
AGND
27
12
17
1
R1
R2
R3
R4
R5
R6
R7
R8
R1
R2
R3
R4
R5
R6
R7
R8
2
3
4
5
6
7
8
9
2
3
4
5
6
7
8
9
D
1
A
B
C
D
28
A
B
RP10
2
3
4
5
6
7
8
9
RP12
VCC
1
C
VCC
1
1
D8
D9
D10
D11
D12
D13
D14
D15
RP16
D2
D3
D4
D5
D6
D30
D31
D7
R1
R2
R3
R4
R5
R6
R7
R8
2
3
4
5
6
7
8
9
D
VCC
1
R1
R2
R3
R4
R5
R6
R7
R8
VCC
1
RP14
2
R1
R2
R3
R4
R5
R6
R7
R8
2
VCC
2
3
4
5
6
7
8
9
2
3
4
5
6
7
8
9
R1
R2
R3
R4
R5
R6
R7
R8
DI8
DI9
DI10
DI11
DI12
DI13
DI14
DI15
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
DI7
DI6
DI5
DI4
DI3
DI2
DI1
DI0
JP1
3
DI[0..15]
DO[0..15]
3
VCC
4
RP11
DI[0..15]
DO[0..15]
1
R1
R2
R3
R4
R5
R6
R7
R8
4
Date:
File:
B
Size
Title
2
3
4
5
6
7
8
9
RP15
5
VCC
1
2
3
4
5
6
7
8
9
10
DO7
DO6
DO5
DO4
DO3
DO2
DO1
DO0
JP2
ZLACZA.SCH
Revision
6
5
6
3-Oct-2002
Sheet of
Number
Schemat ideowy ZLA1
D22
D23
D24
D25
D26
D27
D28
D29
VCC
1
R1
R2
R3
R4
R5
R6
R7
R8
2
3
4
5
6
7
8
9
1
A
B
C
D
29
Dodatek A
Zestaw
laboratoryjny
z silnikiem
krokowym
W laboratorium układów i urządzeń mikroprocesorowych znajdują
się zestawy laboratoryjne z silnikami krokowymi. Zestawy można
wykorzystywać w czasie zajęć jako obiekty sterowania za pomocą
układów ZLA1.
Każdy z zestawów składa się z silnika krokowego typu FA-34 lub
FB-20 umieszczonego na podstawie wraz ze sterownikiem z
tranzystorami MOSFET zapewniającym separację galwaniczną
sygnałów sterujących.
Zestawy wyposażone są również w rezystory dużej mocy
ograniczające prąd w każdej z pasm silnika.
Przykład sterowania
Załączenie odpowiedniego pasma silnika krokowego odbywa się
sygnałem logicznym "1". Przykład sterowania typu "1/4" silnikiem
krokowym przedstawiono w tab. 15.
Tabela 15. Sterowanie silnikiem krokowym "1/4"
Numer
cyklu
F1
F2
F3
F4
1
1
0
0
0
2
0
1
0
0
3
0
0
1
0
4
0
0
0
1
30
Opis wyprowadzeń
Opis wyprowadzeń złącza DB25 (męskie) sterownika silnika
krokowego, wykorzystywanego do podłączenia do zestawu
laboratoryjnego z układem programowalnym ALTERA (ZLA1) lub
zestawu laboratoryjnego z procesorem TMS320C50 (DSK)
przedstawiono w tab. 16.
Tabela 16. Wyprowadzenia sterownika silnika krokowego
złącza DB25
Pin numer
Oznaczenie
1.
GND
2.
NC
3.
NC
4.
NC
5.
NC
6.
NC
7.
NC
8.
NC
9.
NC
10.
NC
11.
NC
12.
NC
13.
NC
14.
GND
15.
Pasmo F1
16.
Pasmo F2
17.
Pasmo F3
18.
Pasmo F4
19.
NC
20.
NC
21.
NC
22.
NC
23.
NC
24.
NC
25.
NC
31
Dodatek B
Panel
odczytowy
PO1
Cyfrowy panel jest modułem elektronicznym zawierającym dekoder
kodu BCD, wyświetlacz półprzewodnikowy oraz układ selekcji
segmentu wyświetlacza.
Panel umieszczony został w plastikowej obudowie. Wszystkie
sygnały zostały wyprowadzone na złącze typu ZR Eltra umieszczone
wewnątrz obudowy i wyprowadzone na zewnątrz na złącze DB25.
W panelu wykorzystano dekoder kodu BCD na kod wskaźnika 7 –
segmentowego oparty na układzie TTL UCY 7447 - rys. 13, tabelę
stanów przedstawiono w tab. 17.
Rysunek 13. Układ UCY 7447
16
9
a
f
f
g
a
b
c
B C LT BI/RBO RBI
d
D
e
g
b
c
e
0
A
8
1
1
2
3
4
5
6
7
10
11
12
13
14
15
d
9
8
32
Tabela 17. Wyprowadzenia sterownika silnika krokowego
złącza DB25
Liczba
lub
funkcja
Wejścia
LI RBI
BI/RBO
D C B A
Wyjścia
a b c d e f g
0
1
1
0 0 0 0
1
0 0 0 0 0 0 1
1
1
X
0 0 0 1
1
1 0 0 1 1 1 1
2
1
X
0 01 0
1
0 0 1 0 0 1 0
3
1
X
0 0 1 1
1
0 0 0 0 1 1 0
4
1
X
0 1 0 0
1
1 0 0 1 1 0 0
5
1
X
0 1 0 1
1
0 1 0 0 1 0 0
6
1
X
0 1 1 0
1
1 1 0 0 0 0 0
7
1
X
0 1 1 1
1
0 0 0 1 1 1 1
8
1
X
1 0 0 0
1
0 0 0 0 0 0 0
9
1
X
1 0 0 1
1
0 0 0 1 1 0 0
10
1
X
1 0 1 0
1
1 1 1 0 0 1 0
11
1
X
1 0 1 1
1
1 1 0 0 1 1 0
12
1
X
1 1 0 0
1
1 0 1 1 1 0 0
13
1
X
1 1 0 1
1
0 1 1 0 1 0 0
14
1
X
1 1 1 0
1
1 1 1 0 0 0 0
15
1
X
1 1 1 1
1
1 1 1 1 1 1 1
BI
X
X
XXXX
0
1 1 1 1 1 1 1
RBI
1
0
0 0 0 0
0
1 1 1 1 1 1 1
LT
0
X
XXXX
1
0 0 0 0 0 0 0
X
LT
RBI
BI/RBO
– stan dowolny
– wejście testowe
– wejście wygaszania zera
– wejście wygaszania ( spełnia również funkcję wyjścia wygaszania zera)
Kod BCD
W systemach cyfrowych liczby dziesiętne muszą być przekształcone
na kod dwójkowy. Można je przedstawiać w postaci kodu naturalnego
- NB, lub mogą być zapisane kodach BCD. Skrót BCD oznaczający
binarny kod dziesiętny pochodzi od angielskich słów Binary Coded
Decimal.
W systemach cyfrowych liczby dziesiętne są często przekształcane na
kod dwójkowy przedstawiany w postaci kodu naturalnego NB lub w
jednym z kodów kodach BCD.
Kod BCD charakteryzuje się tym, że każda cyfra liczby dziesiętnej
jest oddzielnie kodowana dwójkowo w postaci odpowiedniego słowa.
33
Cała liczba dziesiętna jest, więc zakodowana dwójkowo w postaci
odpowiedniego złożenia takich słów.
W systemie dziesiętnym ilość cyfr wynosi: m = 10, więc do zapisu
tych cyfr potrzebne są co najmniej tetrady binarne (4-bity). Jako że w
tetradzie można zapisać N = 24 = 16 różnych znaków, to sześć z nich
jest zbędna. Dlatego też kody BCD nazywane są kodami
nadmiarowymi.
Możliwość przyporządkowania 10 cyfrom kodu dziesiętnego słowa 4bitowego w kodzie binarnym jest dość duża, co czyni, iż różnych
kodów BCD może być: N!/(N-m)! = 16!/6! = 2.9 • 1010. W praktyce
stosowane są tylko wybrane z nich przedstawione w tab 18. i tab. 19.
Tabela 18. Przykłady kodów BCD
ND
8421
2421
XS3
XS3 Graya
0
0000
0000
0011
0010
1
0001
0001
0100
0110
2
0010
0010
0101
0111
3
0011
0011
0110
0101
4
0100
0100
0111
0100
5
0101
1011
1000
1100
6
0110
1100
1001
1101
7
0111
1101
1010
1111
8
1000
1110
1011
1110
9
1001
1111
1100
1010
Tabela 19. Przykłady kodów BCD
ND
pierścieniowy
7-segmentowy
0
0000000001
1111110
1
0000000010
0110000
2
0000000100
1101101
3
0000001000
1111001
4
0000010000
0110011
5
0000100000
1011011
6
0001000000
1011111
7
0010000000
1110010
8
0100000000
1111111
9
1000000000
1111011
34
Kod BCD 8421 jest zapisem pobranym z kodu naturalnego NB.
Zazwyczaj przy jego nazwie pomija się liczbę 8421 i określa się go
jako kod BCD. Zamiana liczby dziesiętnej na kod 8421 odbywa się w
następujący sposób:
135710 = 1 3 5 710 = 0001 0011 0101 01112
Kod pierścieniowy tzw. 1 z 10 jest koncepcyjnie najprostszym
sposobem na wprowadzenie do układu cyfrowego cyfr dziesiętnych.
Można utożsamić go z dziesięcioma, wzajemnie wykluczającymi się
klawiszami. Taka jest też geneza określeń: koder, czyli układ
przetwarzający liczby z kodu 1z10 na kod BCD i dekoder czyli układ
przetwarzający liczby z kodu BCD na 1z10. Kod 7-segmentowy jest
przykładem kodu wynikowego dla dekodowania. Poszczególne
pozycje znaków słowa w tym kodzie odpowiadają zapisowi
abcdefg, co jest utożsamiane z segmentami wyświetlacza gdzie
jedynka oznacza zaświecenie określonego segmentu.- rys. 14.
Rysunek 14. Oznaczenie segmentów wyświetlacza
35
Tabela 20. Opis wyprowadzeń panelu odczytowego
Numer
wyprowadzenie
Oznaczenie
Opis
1.
GND
Masa
2.
Pd1
3.
Pd2
Wejścia sterujące
przecinkiem
dziesiętnym
4.
Pd3
5.
"--"
6.
"|"
7.
LT
8.
NC
9.
NC
10.
NC
11.
NC
12.
NC
13.
NC
14.
GND
15.
D1
16.
D2
17.
D3
18.
D4
19.
BCD4
20.
BCD3
21.
BCD2
22.
BCD1
23.
NC
24.
NC
25.
NC
Wejścia sterujące
znakiem
Wejście kontrolne
Masa
Wybór segmentu
wyświetlacza
Wejścia sterujące
A B C D dekodera
36
Rysunek 14. Oznaczenie segmentów wyświetlacza
37
Dodatek C
Współpraca z
procesorem
sygnałowym
SHARC
Układ laboratoryjny ZLA1 może współpracować z kartą SH65L z
procesorem sygnałowym ADSP21065L SHARC. Układ ZLA1
łączony jest w takim przypadku z kartą SH65L przez złącze
rozszerzeń Z1. Przyporządkowanie sygnałów procesora SHARC do
złącza Z1 przedstawiono w tab. 21.
Tabela 21. Przyporządkowanie sygnałów procesora SHARC do
złącza Z1
Numer
końcówki
złącza Z1
Oznaczenie
sygnału
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
NC
NC
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
EX10
EX11
EX12
EX13
A7
A6
A5
A4
A3
A2
A1
A0
-RD
Typ
sygnału
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
O
O
O
O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
Opis
----Dwanaście najmniej
znaczących bitów
zewnętrznej szyny
danych procesora
SHARC
Niewykorzystane
Dwanaście najmniej
znaczących bitów
zewnętrznej szyny
adresowej procesora
SHARC
Sygnał odczytu z
urządzeń zewnętrznych
(aktywny stanem
niskiem)
38
28
-WR
I/O
29
-MS2
I/O
30
31
32
INT2
INT1
INT0
O
O
O
33
34
35
EX28
EX29
ARESET
O
O
I
36
CLKDIV2
I
37
38
39
40
NC
NC
NC
NC
Sygnał zapisu do
urządzeń zewnętrznych
(aktywny stanem
niskiem)
Sygnał aktywacji banku
pamięci zewnętrznej
numer 2 procesora
SHARC (aktywny
stanem niskiem)
Linie przerwań
procesora SHARC
(aktywne stanem
wysokim)
Niewykorzystane
Sygnał RESET
procesora SHARC
(aktywny stanem
wysokim)
Sygnał zegarowy
procesora SHARC o
częstotliwości dzielonej
przez 2
(30 MHz / 2 = 15 MHz)
---------
I
- sygnał wejściowy
O - sygnał wejściowy
I/O - sygnał dwukierunkowy
Więcej informacji na temat pakietu SH65L oraz przykładowe
programy i projekty układu logiki programowalnej można znaleźć w
internecie pod adresem:
http://www.pg.gda.pl/~jarguz/dydaktyka/pulp/pulp.htm
39

Układy i urządzenia mikroprocesorowe

Transkrypt

Podobne dokumenty

GŁÓWNE ZASILANIE (DC): +Vcc – dodatnia szyna zasilania

Technika Cyfrowa Badanie pamięci

„Adaptacja przyszłości”

VCC_NC_Grafik komputerowy